Verilog - Modellbildung für Synthese und Verifikation

DIE Einführung in die international führende Hardware-Beschreibungssprache Verilog. Das Lehrbuch vermittelt alle relevanten Grundlagen und Anwendungsmöglichkeiten von Verilog und ermöglicht so einen schnellen Einstieg und Überblick. 

Aus dem Inhalt: - Einführung: Geschichte der Sprache, Was sind HDLs, Vergleich Verilog/VHDL, Normung der Sprache durch IEEE als Verilog 2001 - Designmethoden für digitale Schaltungen, Implementierungstechniken (ASIC, FPGA etc.) - Verilog-Grundlagen: Primitive, Datentypen, Operatoren - Aufbau von Verilog-Modellen - Simulation von Schaltungsmodellen in Verilog, Signalgeneratoren und Testbenches - Strukturelle Modelle und Hierarchien - Verhaltensmodellierung mit Verilog - Zustandsautomaten und Datenpfadmodelle - Designbeispiele - Vergleich Verilog/VHDL - Cosimulation von gemischten Verilog/VHDL-Modellen - Anhänge Verilog ist die neben VHDL am weitesten verbreitete Hardware-Beschreibungssprache (HDL) für den Entwurf und die Beschreibung elektronischer Schaltkreise und Systeme. 

Gegenüber VHDL bietet Verilog vor allem den Vorteil der leichteren Erlernbarkeit, da es auf der im Ingenieurbereich weit verbreiteten Sprache C aufgebaut ist. Das Buch von Bernhard Hoppe vermittelt alle relevanten Grundlagen und Anwendungsmöglichkeiten von Verilog und ermöglicht so einen schnellen Einstieg und Überblick. Es ist konzipiert als Lehrbuch für Studierende der Elektrotechnik im Hauptstudium, eignet sich aber auch zum Selbststudium für Berufspraktiker und andere Interessierte.

Leseprobe:

10 Schlussbemerkungen (S. 235-236)

In diesem Buch wurde die Hardwarebeschreibungssprache Verilog vorgestellt. Mit Verilog können wir hardwarenah mit vordefinierten Primitiven Schaltpläne in Textform, die Verilognetzlisten, eingeben und simulieren oder auch abstrakte Verhaltensmodelle mit den gleichen Konstrukten erzeugen, die wir von prozeduralen Computersprachen kennen. Diese unterschiedlichen Abstraktionsebenen können in hierarchischen strukturellen Modellen gemischt werden (Multiabstraktion).

Verilog bietet verschiedene Möglichkeiten, das Zeitverhalten von Modellen in verschiedenen Detaillierungsgraden zu definieren und auch nachträglich in einem bestehenden Modell über das SDF-Format zu editieren. Mit Verilogsystemfunktionen können wir Simulationsabläufe steuern, die Ergebnisse textlich flexibel darstellen, überwachen, in Dateien schreiben oder Daten aus Dateien in Modelle importieren. Mit Compiler-Direktiven lassen sich Zeitskalen und andere Parameter bei der Übersetzung eines Modells setzen.

Verilog ist damit eine Sprache, die wie keine andere auf den Entwurf von koplexen digitalen Systemen ausgerichtet ist. Verilognetzlisten sind heute das Standardformat zur physikalischen Beschreibung digitaler Schaltungen. Hardwarebeschreibungssprachen wie Verilog oder VHDL haben sich in den letzten drei Jahrzehnten beim Digital-Design durchgesetzt. Dies hat zu einer Renaissance der Texteingabe geführt, nachdem zuvor die grafischen Methoden im EDA-Bereich das gültige Paradigma darstellten.

Sprache lässt sich normieren und in klare Regeln fassen, Grafik nicht ohne weiteres. Ein Bild sagt zwar mehr als Tausend Worte, eine komplette und eindeutige bildliche Darstellung eines komplexen technischen Systems lässt sich aber nicht mehr überblicken, man denke nur an ein Mikroprozessordesign mit Millionen von Gatterkomponenten. Sprache ist über die festgelegte Syntax strukturiert, lässt Abstraktionen ohne Verlust an Konsistenz zu und kann deshalb interpretiert, mit Computersystemen verarbeitet, in logische Gleichungen und schließlich in technologienahe Netzlisten umgesetzt werden.

Deshalb ist die Beschreibung mit Sprache beim Design von komplexen digitalen Systemen das beste Verfahren zur Schaltungsdefinition. Verilog war die erste Hardwarebeschreibungssprache, die bereits vor zwanzig Jahren im Bereich des Elektronikentwurfs Fuß fasste. Seitdem entwickelt sich die Sprache ständig weiter. 1995 wurde Verilog normiert und 2001 wurde diese Norm ergänzt und aktualisiert. Im Jahr 2005 wurde SystemVerilog (IEEE-Standard 1800-2005) als Verilog-Derivat als eigener Standard veröffentlicht.

SystemVerilog bietet gegenüber Verilog viele neue Funktionalitäten und ist nicht nur eine HDL zur Systemmodellierung sondern auch eine Verifikationssprache. Die Zielsetzung bei der Spracherweiterung war, komplexe digitale Systeme, die mit Hard- und Softwareanteilen implementiert werden sollen, effizienter modellieren und testen zu können. SystemVerilog ergänzt den Sprachumfang der 2001er Verilog-Norm mit neuen Möglichkeiten zur abstrakten System-Modellierung, zur Automatisierung von Testbenches und zur Integration von Verilog in die Sprache C [ACC]. Es wurden neue Operatoren, neue prozedurale Statements und weitere Datentypen eingeführt.

Tasks und Functions wurden erweitert, objektorientierte Konstrukte und spezielle Möglichkeiten zur Bewertung der Fehlerabdeckungen von Testbenches eingeführt. Die simulative Beschreibung von gemischt analog-digitalen Systemen aus unterschiedlichen physikalischen Domänen (Elektrotechnik, Optik, Mechanik usw.) wird von einer weiteren Verilog-Erweiterung, Verilog-AMS, unterstützt. War Verilog die erste Sprache, die Gattermodelle in abstrakte Verhaltensbeschreibungen integrieren und simulieren konnte, so wird mit dieser Spracherweiterung die Beschreibung und Simulation von heterogenen Systemen mit einheitlichen Modellen möglich. Verilog-AMS kann Systeme beschreiben, die aus Komponenten aus unterschiedlichen physikalischen Disziplinen bestehen, und ist in der Lage zeitund wertediskrete digitale Beschreibungen mit analogen Modellen zu kombinieren, in denen sich die Größen und die Zeit kontinuierlich ändern.